La Próxima Generación de Arquitecturas de Microprocesadores

La Próxima Generación de Arquitecturas de Microprocesadores
Intel y Hewlett-Packard han definido conjuntamente una nueva tecnología de arquitectura llamada EPIC llamada así por la habilidad del software de extraer el máximo paralelismo (potencial para trabajar en paralelo) del código original y explícitamente describirlo al hardware.
Intel y HP se han basado en esta tecnología EPIC para definir la arquitectura del set de instrucciones (ISA) que será incorporada en la arquitectura final del microprocesador de 64-bits de Intel. Esta nueva tecnología ISA de 64-bits trae consigo un modus operandi innovador, ya que haciendo uso de su tecnología EPIC, y combinando paralelismo explícito con conceptos y técnicas avanzadas de arquitectura de computadoras llamadas especulación y predicación superará todas las limitaciones de las arquitecturas tradicionales.
Intel anunció el nuevo nombre para su primer microprocesador IA-64 de nombre clave Merced, Itanium.
Itanium supuestamente reemplazara toda la línea de procesadores Xeon, que en este momento esta ocupando un lugar muy importante en la industria de los servidores. Se afirma que tendrá un rendimiento para redes suficiente como para sacarle una ventaja a los RISC de un 20-30% en este rubro. Intel espera que el nuevo procesador opere a una frecuencia de reloj alrededor de los 800 MHz y que entregue entre 45-50 SPECint95 y 70-100 SPECfp95 (base).
Mientras que en modo x86, Itanium podría igualar el rendimiento de un Pentium II de 500-MHz. Consumirá 60 Watts. El chip IA-64 esta más o menos por encima de los 300 mm2.
Itanium mejorará su labor con características como el ECC y lo que Intel llama EMC. Si el chip Itanium cae repetidamente en excepciones de ECC, la arquitectura alerta al sistema operativo.
El CPU del Itanium está combinado con mas de 4M de SRAM en un modulo que está conectado horizontalmente a la tarjeta madre.
El procesador será producido con una tecnología de 0.18 micrones la cual también esta siendo desarrollada por Intel Corporation. Decrementando las características de esa tecnología, permite reducir el poder de disipación, aumentar la frecuencia de operación y agrandar la escala de integración. Esta última permite colocar más unidades funcionales, más registros y más cache dentro del procesador.
Tendrá cache L1 y L2 en el chip, y cache L3 en el paquete Itanium (el cual es más pequeño que una tarjeta de presentación de 3x5"), mas no adentro del chip, el cual se utilizará para reducir el trafico de bus. El Itanium vendrá con 4 MB de cache L3. Incluirá una opción de 2 Mbytes o de 4 Mbytes de cache L2. OEM’s también podrán añadir cache L4.
El primer Itanium será un módulo de estilo cartucho, incluyendo un CPU, cache L1 y L2 y una interface de bus. El cartucho usará un sistema de bus recientemente definido, usando conceptos del bus del Pentium-II. El Itanium será capaz de soportar 6 gigaflops. Tendrá 4 unidades para enteros y dos unidades de coma flotante.
IA-64 es algo completamente diferente, es una mirada anticipada a la arquitectura que usa "palabras de instrucciones largas" (LIW), predicación de instrucciones, eliminación de ramificaciones, carga especulativa, y otras técnicas avanzadas para extraer mas paralelismo del código de programa.
Definitivamente Intel continuará en el futuro con el desarrollo de procesadores IA-32, tal es el caso de Foster.
Merced proveerá direccionamiento de 64-bits, y tamaños de páginas altamente flexibles para reducir el intercambio de información entre memoria física y virtual, y especulación para reducir los efectos del tiempo de retrieve de memoria. Para máxima disponibilidad, el procesador Itanium incorporará un MCA mejorado que coordina el manejo de errores entre el procesador y el sistema operativo, suministrando oportunidades adicionales para corregir y entender los errores. El Itanium ofrece también otras características como el envenenamiento de datos, el cual permite enclaustrar la data corrupta y así terminar solamente los procesos afectados y con respuestas rebeldes al sistema y también una paridad extensiva y ECC. Estas características complementadas con otras de sistema anticipado como lo es el PCI Hot Plug (cambio de periféricos en tiempo de ejecución, teniendo arquitecturas redundantes obviamente), el soporte de los sistemas operativos mas utilizados y un manejo de instrucciones mejorado permitirán al Itanium satisfacer las demandas computacionales de nuestra era como lo son el e-Business, visualización y edición de gráficos 3D de gran tamaño y toda clase de operación multimedia.
El procesador Itanium extenderá la arquitectura Intel a nuevos niveles de ejecución para los servidores y estaciones de trabajo de alta capacidad, ya que en sus presentaciones Intel no ha dejado duda de que IA-64 tiene como objetivo primario este segmento del mercado.
Inicialmente llevará el chip set lógico de sistema 460GX, incluirá un servidor para entregar el rendimiento y confiabilidad necesarios por estos sistemas de alto costo.
Intel indicó que el 460GX soportará por lo menos 16G de standard SDRAM PC100 a 100 MHz. El 460GX soporta ECC en el bus del sistema y en la memoria principal y puede mapear fallas de las DRAM’s. Puede manejar más de 4 microprocesadores y puede ser usado como bloque de construcción, a pesar de que varios de los clientes de Intel están desarrollando su propia lógica del sistema para conectar 8 o más procesadores Itanium. El 460GX soporta "hot plugging" cuando tiene arriba de cuatro buses PCI, cada uno de 64 bits y 66 MHz de ancho de banda extra. El multi chip set también podrá ser usado para estaciones de trabajo, ya que incluye un puerto AGP de 4x. Ya que Intel y HP están desarrollando la arquitectura EPIC, dicen que es una tecnología de arquitectura fundamental, análoga a lo que es CISC y RISC.
El nuevo formato IA-64 empaqueta tres instrucciones en una sola palabra de 128 bits de longitud para un procesamiento más veloz. Este empaquetamiento es usualmente llamado codificación LIW, pero Intel evita ese nombre. Más bien, Intel llama a su nueva tecnología LIW EPIC.
EPIC es similar en concepto a VLIW ya que ambos permiten al compilador explícitamente agrupar las instrucciones para una ejecución en paralelo. El flexible mecanismo de agrupación del EPIC resuelve dos desperfectos del VLIW: excesiva expansión de código y falta de escalabilidad.